Viele Anwendungen verwenden heute Deep Neural Networks (DNN), um Daten zu verarbeiten und sehr komplexe Aufgaben in Umgebungen mit begrenzter Latenz und begrenztem Stromverbrauch auszuführen. Um seine Leistung und Effizienz zu verbessern, wird der Einsatz einer Processing-in-Memory (PIM)-Plattform mit einer zentralen Einheit auf Basis eines nichtflüchtigen resistiven Speichers untersucht.

Gegenwärtig verwenden verschiedene PIM-Architekturen resistiven Speicher, um balkenbasierte Beschleuniger für DNN-Inferenzoperationen zu bauen, aber die bisher entwickelten weisen unter anderem bestimmte Probleme hinsichtlich Zuverlässigkeit, Genauigkeit und Stromverbrauch auf. Um dieser Herausforderung zu begegnen, hat ein Forschungsteam des Fraunhofer IPMS Zentrum für Nanoelektronische Technologien, der Firma Bosch und der Technischen Universität Kaiserslautern (Deutschland) eine neue Architektur für DNN-Netzwerke entwickelt.

Sie beschreiben es als eine Mixed-Signal-basierte In-Memory-Architektur, die für In-Memory-Inferenzoperationen mit einem einzigen FeFET-Bauelement als nichtflüchtige Speicherzelle implementiert werden kann. Sie behaupten, dass ihr Design ein hohes Maß an Parallelität unter Verwendung von nur 3-Bit-ADCs bietet und die Notwendigkeit für DACs eliminiert, eine Anforderung, die bisher in den meisten Designs zu finden war.

Tests zeigen, dass diese Architektur auch bei variablen Aufgaben und Belastungen mehr Flexibilität und eine höhere Nutzungseffizienz bietet. Ihre Simulationen zeigen, dass die höchste Effizienz, die in früheren Generationen ähnlicher Geräte mit 36,5 TOPS/W erreicht wurde, übertroffen wurde und es möglich war, höhere Kapazitäten auf kleinerem Raum unterzubringen. Als Ergebnis sagen sie, dass wir mit binären Operationen 1.169 TOPS/W und mehr als 261 TOPS/W/mm erhalten.^zwei auf Systemebene.

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